（旧サミット・デザイン・ジャパン株式会社）
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| ■出展概要 | メンター・グラフィックスは、Verilog・VHDLを用いたFPGA設計用ツール群と設計メソドロジを提供します。 ■VisualElite-HDL VerilogおよびVHDLを用いて仕様入力からシミュレーション、デバッグおよびデザイン管理に至るFPGA設計全般をサポートします。 ●デザインの入力には直感的に理解出来るグラフィクスを使用 ・階層構造をつかみ易いブロックダイアグラム ・パラメータ可変可能なRTLマクロコンポーネント ・条件分岐を含むデータ処理に適したフローチャートや真理値表 ・複雑な制御系を表現するのに最適なステートマシン 上記を用いてRTLを表現＆RTL生成する事ができます。 ●HDL読み込みと高精度なグラフィクス自動生成 既に設計済みのVHDLやVerilogがある場合にはこれらをVisualEliteに取り込み、階層構造を認識すると同時にブロック図やステートマシンなどのグラフィックスに自動で変換することが可能です。 また読み込ませたVHDLとVerilogを相互に変換することもできます。 ●デザインルール・チェック機能搭載 入力されたデザインに対して接続や複数ドライブ、未接続などのデザインルールおよび論理合成可能性やネーミングルールのチェックを行います。 これにより後工程からの手戻りを防ぎます。 ●グラフィカル・テストパターン入力機能 HDLでテストベンチを作成する事も可能ですが、モジュール単体の検証をインタラクティブに行う際には、波形をグラフィカルに編集して使用することが可能です。 ●グラフィクス／ソースコードデバッガにより即座に詳細な論理検証が可能 HDLシミュレーションと連動したデバッグ機能により信号変化の原因となるデータやソース行をハイライト表示します。 ●ドキュメント生成機能 日本語コメント入力およびHDLへの出力機能、ＯＬＥ対応、グラフィクスデータおよびHDLデータを含む全データをHTML生成などの豊富なドキュメンテーション機能 ●C/C++/SystemCを入力できるオプションもあり |
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