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■社名 ： サミット・デザイン・ジャパン株式会社 ■住所 ： 〒101-0031東京都千代田区東神田1-3-9 ニューアガタビル ■TEL ： 03-3862-2442 FAX ： 03-3862-2440 ■E-Mail： japan-info@sd.com ■URL ：http://www.sd.com/japan/ |
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| ■出展概要 | Summit Designは、SystemCとHDLを用いたFPGA設計用ツール群と設計メソドロジを提供します。 ■VisualElite VHDLおよびVerilogを用いて仕様入力からシミュレーション、デバッグおよびデザイン管理に至るFPGA設計全般をサポートします。 ●デザインの入力には直感的に利用出来るグラフィクスを使用 階層構造をつかみ易いブロックダイアグラム、条件分岐を含むデータ処理に適したフローチャートや真理値表、複雑な制御系を表現するのに最適なステートマシンを用いてRTLを表現する事ができます。 ●HDL読み込みとグラフィクス自動生成 既に設計済みのVHDLやVerilogがある場合にはこれらをVisualEliteに取り込み、階層構造を認識すると同時にブロック図やステートマシンなどのグラフィックスに変換することが可能です。また読み込ませたVHDLとVerilogを相互に変換することもできます。 ●デザインルール・チェック機能搭載 ●グラフィカル・テストパターン・エディター搭載 ●グラフィクス／ソースコードデバッガにより即座に詳細な論理検証が可能 ●論理合成ツールに合わせた合成可能性チェックと最適なVHDLやVerilog生成 ●日本語入力。HTML生成などの豊富なドキュメンテーション機能 ●C/C++/SystemCを入力できるオプションもあり ■Vista VistaはSystemCを用いてシステム全体の仕様設計をサポートします。 ●SystemCブラウザ＆エディタを装備。SystemCの階層構造とC++クラスビューワ機能を同時に実現 ●SystemCシミュレータ内蔵。バッチ及びインタラクティブなシミュレーションを実現 ●ソースコードデバッガ装備。THREADで書かれた並列動作プロセスをダイナミックに切り替えながらデバッグ可能 ●既存のSystemCソース、Makefileを利用して即座にデバッグ可能 |
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