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講師／講演 |
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■主催者講演
題名：『FPGAの基本構造と適した回路構成法』
講演：三上 廉司氏
（ミカミ設計コンサルティング代表／明治大学理工学部情報科学科兼任講師）
概要：合成、コンパイレーション技術(設計ツール)の進歩により、HDL記述からのFPGA化は格段に容易となってきた。
しかしながら大規模、複数のクロック系を含む回路などでは、
1.回路がFPGA内に納まらない。
2.目標動作速度に達しない。
3.動作が不安定になることがある。
このような場合は、FPGAのアーキテクチャとその特性に応じた、回路構成をとることで解決していく。
ここでは、FPGAの基礎的アーキテクチャから始め、ASICやフロセッサとの比較、IPの統合を交えながら、FPGAの構造を活す回路の構成法について解説する。
＜参考文献＞http://www.cqpub.co.jp/hanbai/books/45/45671.htm
http://shop.cqpub.co.jp/hanbai/books/45/45651.html
■共催者講演
題名：『都産技研におけるFPGA開発支援について
〜高速シリアル伝送規格試験と高位合成技術を使った製品開発支援〜 』
講演：地方独立行政法人東京都立産業技術研究センター 開発本部 開発第一部 情報技術グループ
副主任研究員 岡部 忠 氏
概要：FPGAは試作・研究開発に最も適したプログラマブルデバイスであり、都産技研ではFPGAを活用した製品開発支援ならびに研究開発を行っています。本発表では、開発支援事例として都産技研で行っている高速シリアル伝送規格の規格適合試験とFPGAに実装した高速シリアル伝送規格の規格適合試験の結果について紹介します。また、研究開発事例として、高位合成技術を駆使してこれまでに製品開発支援等で開発・評価したIPについて紹介します。
■講演１
題名：『DDR3インターフェースのシミュレーション高速化』
講演：キーサイト・テクノロジー合同会社
概要：メモリI/FとしてDDR3が一般化し、DDR4への対応が進みはじめています。
高速、高密度、低電力化により測定評価はますます困難となり、従来以上に問題の把握と対策に労力を要するのは容易に想像できます。
いざトラブルが起きた時に迅速に対応できる準備をしておく事ももちろん重要ですが、トラブルを発見してから対策を講じるのではなく、予想される問題点を予測し、それに合わせた対策を設計の早い段階から取り入れることが重要です。
本セミナーでは、従来のDDR2/3のトラブル事例をいくつかご紹介した後、DDR4における測定評価の問題と課題を考察し、測定におけるシミュレーションの活用手法をご紹介します。
■講演２
題名：『メモリートレンド、DDR3 と DDR4 における設計手法の違い、HMC（Hybrid Memory Cube）とは』
講演：マイクロン テクノロジー社/株式会社 PALTEK
■講演３
題名：『ザイリンクス FPGA での DDR4/HMC設計ソリューション』
講演：株式会社 PALTEK
■講演４
題名：『FPGA を使用した DDR4 設計における実機評価レポート、設計のケアポイント』
講演：RITA エレクトロニクス株式会社
講演２，３，４概要：
DDR4の採用時期について、供給性や価格動向を踏まえてご判断を予定されている方が多いかと思います。
当セッションでは、供給性や価格動向などのメモリー最新トレンドをお伝えするとともに、DDR3とDDR4での技術的な違い、FPGAでのDDR4設計フロー、DDR4の実機評価に関する専門家からの解説などについてお伝えいたします。
またHMC（Hybrid Memory Cube）についても一部情報をお伝えします。
■講演５
題名：『高速メモリを動作させるための電源ノイズ対策手法』
講演：金子 俊之氏 （京セラ サーキットソリューションズ株式会社）
概要： 最近では、DDR4メモリを搭載したボードも増えてきています。また、このDDR4には、DBI（Data Bus Inversion）機能によりバスの同時動作を制約し、消費電力を抑える機能があります。これにより、電源ノイズが抑えられるようになりましたが、それでも、ボードの電源設計を最適化しおかないと、電源ノイズが発生することがあります。そこで、高速信号が安定して動作するためにも必要な電源ノイズ対策事例を御紹介するとともに、電源-GND層間を薄くすることで電源ノイズ対策を行った事例について御紹介します。
※講演題名・講演者は変更になる場合があります。
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